1月16日消息，凭借堆叠L3缓存的3D V-Cache技术在游戏CPU市场占据主导地位后，AMD并未停下脚步。
近日，AMD发布了一篇题为《均衡延迟堆叠缓存》（Balanced Latency Stacked Cache）的研究论文（专利号US20260003794A1），披露了其在缓存架构领域的下一个规划——堆叠L2缓存。
目前的3D V-Cache技术主要是通过在核心上方或下方堆叠额外的L3缓存来提升性能，而新公开的专利表明，AMD正尝试将堆叠技术应用到距离CPU核心更近、响应速度更快的L2缓存上。
从示例图能够看出，AMD构想了一种多层堆叠的结构形式，其基础层负责连接计算核心与缓存模块，在基础层之上还可以继续叠加多层缓存Die，比如由四组512KB区域构成的2MB L2模块，并且还有进一步扩展到4MB的可能性。
堆叠技术采用了和3D V-Cache一致的工作原理，借助硅通孔（TSV）把L2/L3缓存堆叠与基础芯片、计算复合体连接起来，这些硅通孔在堆叠缓存系统的垂直中心区域进行布局，而CCC则负责管控数据的输入和输出流程。
在论文中，AMD使用平面1 MB和2 MB L2缓存配置作为示例指出，平面配置的1 MB L2缓存的典型延迟为14个周期，而堆叠的1 MB L2缓存的延迟为12个周期。
这说明堆叠L2缓存不仅能带来更大的容量，还能达到和常规平面方式相近甚至更优的周期延迟，而且AMD也指出，该架构在功耗节省方面有着显著的优势。
