随着人工智能（AI）、高性能计算（HPC）以及大规模数据中心架构对计算能力的需求攀升至前所未有的水平，半导体产业正加快向“小芯片”（Chiplet）设计方向转型。
EDA巨头Cadence近期正式对外宣布，其第三代通用小芯片互连（Universal Chiplet Interconnect Express, UCIe）IP解决方案已在台积电的N3P先进制程技术上顺利完成投片（Tapeout）。这一重要里程碑不仅意味着每通道速度实现了业界领先的64 Gbps，还为下一轮AI创新构建了稳固的硬件基石。
UCIe 是一项适用于芯粒间高速互联的通用互联规范，分别标准封装和先进封装（IT之家注：即 UCIe-A）两种版本，Cadence 的 IP 在标准封装下实现了 3.6Tbps / mm 的边缘带宽密度，而在先进封装下能进一步达到 21.08Tbps / mm。
Cadence 64Gbps UCIe IP 是面向 AI / HPC 应用优化的，兼容 AXI、CXS、CHI-C2C、PCIe、CXL.io 等多种协议，能够实现与高速 PHY 的无缝集成。
